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Transducer Electrical Engineer 대리급 2015.02.17해당카페글 미리보기
Development - Electric module (board) development for ultrasound transducer - FPGA firmware development with HDL (VHDL, Verilog) - Implement signal processing and hardware control processing by HDL [Job Requirement] - 석사 후 2년 이상...
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Transducer Electrical Engineer 대리급 2015.02.17해당카페글 미리보기
Development - Electric module (board) development for ultrasound transducer - FPGA firmware development with HDL (VHDL, Verilog) - Implement signal processing and hardware control processing by HDL [Job Requirement] - 석사 후 2년 이상...
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와이아이케이(주) : 2015 상반기 대졸신입사원 채용(~2/8) 2015.01.30해당카페글 미리보기
Window OS, Linux OS, Bios, Embedded SW 영어/일어/중국어 가능자 우대 00 판교 천안 H/W개발 전자 제어계측 컴퓨터 C언어, VHDL 사용가능자 아날로그회로 설계자 우대 산업용PC 개발 경험자 우대 영어/일어/중국어 가능자 우대 기구설계 전장설계 기계...
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async reset 사용시 구문 기술문의 2014.12.31해당카페글 미리보기
verilog는 vhdl과 프로세스문 구현 틀이 좀 다릅니다. 유의하셔야 합니다. always @(posedge clk or negedge rst) begin if (rst == 1b'0) a <= 8'd0; else begin if (en == 1'b1) a <= a + 1; else a <= 8'd0; end end
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지멘스(주) 초음파사업부 채용 공고 (~채용시) 2014.12.23해당카페글 미리보기
연구개발 - Electric module (board) development for ultrasound transducer - FPGA firmware development with HDL (VHDL, Verilog) - Implement signal processing and hardware control processing by HDL [자격조건] - 석사 후 2년 이상 경력 또는...
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서강대학교 전자공학과 분자영상연구및교육실험실 석/박사 과정학생 및 연구원 모집 2014.12.18해당카페글 미리보기
신호 검출기 설계 기술 b. 고속 아날로그 회로 설계 기술 c. ADC와 FPGA를 이용한 다채널 디지털회로 설계 기술 (Simulink, VHDL coding, DSP coding, 등) d. 단층영상재구성 알고리즘 및 영상처리 기술 7. 지원 및 혜택 a. 학비 전액지원, 인력양성...
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vhdl에서는 assertion문을 어떻게 구현하는지 궁금하네요? 2014.12.10해당카페글 미리보기
vhdl에서는 assertion문을 어떻게 구현하는지 궁금하네요? 짧은 예문 부탁드립니다. 모델심에서 psl문장을 vhdl에서 embeded시키기 위해서는 어떤 표현을 쓰는지도 궁금합니다.
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VHDL로 구현한 fifo를 verilog HDL로 바꾸며 공부하고 있는데 바꾸는 과정 질문드립니다. 2014.12.09해당카페글 미리보기
간단하게 if ~ else로 하시면 될 것 같습니다. //always @(posedge clk)begin // if (wr_en == 1'b1 && rd_en == 1'b0)begin // if (numberofindex < 128)begin // ram[tailindex] <= din; // numberofindex <= numberofindex + 1; // // if (tailindex...
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VHDL로 구현한 fifo를 verilog HDL로 바꾸며 공부하고 있는데 바꾸는 과정 질문드립니다. 2014.12.09해당카페글 미리보기
`delay_mode_unit `timescale 1ns/100ps module tb_fifo ; ////////////////////////////////////////////////////////////////////////////// // input/output port declaration start...
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VHDL로 구현한 fifo를 verilog HDL로 바꾸며 공부하고 있는데 바꾸는 과정 질문드립니다. 2014.12.09해당카페글 미리보기
단순히 베릴로그로 변환한 것 입니다. 시뮬레이션은 돌려보세요. module fifo( input clk, input rst_n, input wr_en, input rd_en, input [3:0] din, output reg [3:0] dout, output wire full, output wire empty ); reg [3:0] ram [0:127]; reg [7:0...