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[에프씨아이] FCI 하반기 채용 (~11/15) 2018.11.05해당카페글 미리보기
학사 이상 ① 통신용 모뎀 알고리즘 및 Verilog RTL 설계 및 검증 ② FPGA 구현 및 검증 ③ SOC 구현 및 검증 1) HDL(Verilog/VHDL)을 이용한 RTL 설계 역량 2) C vs RTL issue debug / FPGA issue debug / Chip issue debug 역량 3) Robust (CDC 등...
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현대파워텍(주) QAA·통화품질 합격 자기소개서 2018.10.23해당카페글 미리보기
본인이 성과를 창출할 수 있다고 생각하는 이유) 논리회로 수업을 들으면서 최적의 효율을 내는 설계에 관심이 생겼고 이후 VHDL 하드웨어 코딩을 하는데 이 전공지식이 쓰이는 것을 느끼면서 희열을 느꼈습니다. 이후 자유 주제 프로젝트에 자동 변속...
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연세대학교 정규직원(6급 및 8급) 채용공고 2018.01.19해당카페글 미리보기
언어(C, C++, C#)를 사용할 수 있는 자 ▪ 우대사항 아래의 기술 사용자는 채용 시 우대함 1. 하드웨어 기술 언어(Verilog, VHDL) 2. 마이크로 프로세서 또는 마이크로 콘트롤러(PIC, AVR, Arduino) 3. 서버 운영 체제(Linux 등) 4. Matlab 및 Labview 전문...
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[헤드헌팅] R&D (LED 전광판 System controller 회로 설계) 대기업 2017.12.19해당카페글 미리보기
전광판 System controller 회로 설계) 2. 담당업무 1).LED 전광판용 System controller 회로 설계 - 회로 설계 - FPGA 설계 (VHDL or Verilog) - PCB 설계 3. 지원자격 1). 관련 직무 경력 - 회로 부품에 대한 전무 지식 - FPGA 설계 및 simulation...
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vhdl을 verilog로 변환을 해서 작업을 하고있는데요 좀 도와주십시요! 2017.12.12해당카페글 미리보기
process (ck) begin clk_ge <= ck; end process; process(clk_fa,clk_La,rstn) begin if (rstn='0') then suri <= 0; elsif rising_edge(clk_La) then suri <= nan_suri; end if; if rising_edge(clk_fa) then nan_suri <= (nan_suri+ 7); end if; end...
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vhdl -> verilog로 변환할때 이부분은 어떻게 변환시켜야할까요? 2017.12.12해당카페글 미리보기
vhdl -> verilog로 변환할때 이부분은 어떻게 변환시켜야할까요? COMPONENT score PORT( clk : IN std_logic; ran_in : IN std_logic_vector(3 downto 0); ran_in1 : IN std_logic_vector(3 downto 0); ran_in2 : IN std_logic_vector(3 downto 0); ran...
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vhdl component에 대해 궁금한 것이 있습니다! 2017.12.02해당카페글 미리보기
탑 모듈에서 FSM mealy type을 구현하려고 type state 선언을 해서 총 6가지 state를 나타내는 코드가 포함되어 있습니다. 그리고 그 하위 모듈에서 STATE 상태에 따라 text LCD에 뜨는 문자를 다르게 하는 코드를 짜보려합니다. 이때 STATE에 대한 선언과...
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[헤드헌팅] R&D (LED 전광판 Unit controller 회로 설계) 대기업 2017.10.13해당카페글 미리보기
전광판 Unit controller 회로 설계) 2. 담당업무 1). LED 전광판용 Unit controller 회로 설계 - 회로 설계 - FPGA 설계 (VHDL or Verilog) - PCB 설계 2). LED 전광판용 Module 회로 설계 - 방열,패턴,EMI등 고려 설계 - Small pitch Module 설계...
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크레인카티아파일.zip 2017.10.01해당카페글 미리보기
STEP.5 전략분석 STEP.4 산업분석 STEP.2 기업소개 STEP.3 제품분석 CONTENTS STEP.6 .. 자연과학 다운로드 논리회로설계 - vhdl을 이용한 도어락(door lock) 설계.hwp [자연과학] 논리회로설계 - vhdl을 이용한 도어락(door lock) 설계 [자연과학] 논리...