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Alarm Clock FPGA구현을 해보던중.. 2023.12.04해당카페글 미리보기
5번 키를 누르도록 설정 // Reset 후 Clock 적용 #10 rst = 0; forever #5 clk = ~clk; // 5ns 주기의 클럭 생성 // Testbench 실행 #100 key_in = 2; // Esc. Key #50 key_in = 0; // Key Off // 추가 키 입력에 대한 시뮬레이션 #30 key_in = 20; // F1...
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신호등 모듈인데 오류좀 잡아주세요... 글구 여기에 맞는 testbench도 부탁드려요 2015.06.02해당카페글 미리보기
2:0]pedLight; // ************************************************************************************************* // TestBench //1)Constrained-random stimulus-->|--->Stimulus Vector (C-based) --> DUT |--> Out Vector --| //Test Pattern...
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논리회로 xilinx 프로그램 에러 관련 질문입니다. 2007.01.06해당카페글 미리보기
등록되지않습니다-ONERROR command at macro ./hshtestbench.ado line 13 ERROR: VSim failed to simulate annotated testbench 이게 저희집에선 무조건 에러구요.. 학교에서 다른컴퓨터에 깔린걸로 똑같이 제가 해봤는데.. 될때있고 안될때 있고...
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[플러스칩] ASIC 반도체 설계 경력 및 신입 연구원 모집(~채용시) 2012.05.22해당카페글 미리보기
플랫폼 설계 및 검증 - BUS, Memory Controller, SATA, MIPI 등 SoC 향 주요 IP 설계 및 Integration - Simulation Environment (Testbench, PSL, Verification IP) Synthesis & DFT 분야 - Logic Synthesis - Scan, BIST 등 DFT 구현 및 검증 - STA P&R...
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verilog 잘 아시는분...도와주세요... 2016.10.05해당카페글 미리보기
Testbench를 만드는데 왜 안되는지 잘 모르겠습니다 module tl_cntr(CLK,Ta,Tb,La,Lb,Reset); input Ta,Tb,Reset,CLK; output [1:0] La,Lb; wire[1:0] ns,cs; ns_logic U0_ns_logic (.d(cs), .q(ns), .ta(Ta), .tb(Tb)); _register2_r U1_register2_r...
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VHDL로 구현한 fifo를 verilog HDL로 바꾸며 공부하고 있는데 바꾸는 과정 질문드립니다. 2014.12.09해당카페글 미리보기
Instantiation of device to test design file(Device Under Test) // Connecting the Testbench and Design // // 1) Separating the Testbench and Design // // 2) Using...
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HTC 어메이즈 4G 후기 (동영상) - HTC Amaze 4G 2011.10.10해당카페글 미리보기
starting point, the Amaze 4G throws in 42Mbps HSPA+ support and a full 1GB of RAM. It’s fresh to the SlashGear testbench today, so check out our first impressions after the cut. It’s not hard to see the Amaze 4G’s lineage, though...
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modelsim을 이용하기위한 testbench만들어보기(기초내용) 2010.09.14해당카페글 미리보기
대부분학생분들이 modelsim을 잘사용하시는걸로알고있지만 혹시나~ 저처럼 modelsim처음사용시 testbench작성을 힘들어하시는분이 있지않을까해서 간단한 testbench작성방법을 올려봅니다 (간단한 내용이라 아시는분들은 한번봐주시고 수정내용있으면말씀...
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VHDL TESTBENCH 만드는법이요.. 2007.03.28해당카페글 미리보기
MUX 41 에 TESTBENCH를 만들어야 되는데 잘 모르겠어요...ㅡ.ㅡ; library IEEE; use IEEE.std_logic_1164.all; entity MUX41 is port(i0, i1, i2, i3 : in std_logic; sel : in std_logic_vector(1 downto 0); z : out std_logic); end MUX41...
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0838442 박주화 testbench 실행중에 질문있습니다.!!! 2011.09.21해당카페글 미리보기
예제 4.17) 처음부터 다시 하나하나 하고 있는도중에.. testbench 하다가 잘 안되서 질문드립니다. 현재 화면은 강의자료의 testbench를 그대로 입력한 화면입니다. 컴파일 해봤더니, 빨간네모 안처럼 warning이 떳습니다. 뭐가문제일까? <- 고민하다가 위...